如前所述，大神的原文链接如下：
https://www.systemverilog.io/ddr4-timing-parameters-cheatsheet
参数 功能 ACTIVATE时序 tRRD_S 当向不同 bank group 的 bank 发出连续的 ACTIVATE 命令时，ACTIVATE 命令必须用 tRRD_S 分隔（row-to-row delay–short） tRRD_L 如果bank属于同一个bank组，则它们的 ACTIVATE 必须由 tRRD_L （行到行延迟–long）分隔 tFAW 四激活窗口或有时也称为第五激活窗口是一种时序限制。 tFAW 指定一个窗口，在该窗口内只能发出四个激活命令。因此，您可以在它们之间使用 tRRD_S 背靠背发出 ACTIVATE 命令，但是一旦您完成了 4 次激活，在 tFAW 窗口到期之前，您无法再发出另一个激活。 REFRESH时序 tREFI 器件 REFRESH 命令需要的平均间隔为 tREFI tRP 预充电时间。在REFRESH命令应用之前，必须对banks进行预充电并空闲tRP tRFC REFRESH命令与下一条有效命令之间的延迟，DES除外 READ & WRITE 通用时序 tCCD_S & tCCD_L 与同一bank group 内的bank访问相比，不同bank group的bank访问需要更少的时间延迟。对不同bank group的bank访问需要在命令之间有tCCD_S（或短）延迟，而同一bank group内的bank访问需要在命令之间有tCCD_L（或长）延迟。 AL (Additive Latency) 通过AL，设备允许在ACTIVATE命令后立即发出WRITE命令。该命令在设备内部发出前会被保留AL的时间。支持这一功能是为了在设备中维持更高的带宽/速度。 READ时序 CL (CAS Latency) CAS是列地址选通，即当列地址出现在行上时。CL是内部读取命令与输出数据第一位可用性之间的延迟（以时钟周期为单位）。它在MR0模式寄存器中定义。 SDRAM 数据表通常会具体说明需要为特定操作频率设置的 CL RL (Read Latency) 这是总的读取延迟，定义为RL=CL+AL tDQSCK (MIN/MAX) 描述了相对于时钟 CK_t、CK_c 的数据选通上升沿的允许范围 tDQSCK 是选通上升沿相对于 CK_t、CK_c 的实际位置 tQSH 描述了数据选通高脉冲宽度 tQSL tQSL – 描述数据选通低脉冲宽度 tDQSQ 这描述了相关 DQ 数据管脚的最新有效转换。从下图中您会看到，这是 DQS 转换到 DQ 数据眼左边缘之间的时间 tQH 是相关 DQ 管脚最早的无效转换。从下图中您会看到，这是从 DQS 变高到 DQ 数据眼的右边缘的时间。 Write 时序 CWL (CAS Write Latency) CWL是内部写入命令与输入数据第一位可用性之间的延迟（以时钟周期为单位）。它在模式寄存器MR2中定义 WL (Write Latency) 这是整体写入延迟，定义为 WL = CWL + AL tDQSS (MIN/MAX) 描述相对于CK的上升数据选通边沿的允许范围 tDQSS 是选通上升沿相对于 CK 的实际位置 tDQSH 描述了数据选通高脉冲宽度 tDQSL 描述了数据选通低脉冲宽度 tWPST 这被称为”POST-WRITE”。这是从上次有效数据选通到选通变为高非驱动电平的时间。 tWPRE 就是”PRE-WRITE”。这是数据选通从无效（高）变为有效（低，初始驱动电平）之间的时间。 Mode Register时序 tMRD MRS命令周期时间。这是完成对模式寄存器的写入操作所需的时间，也是tMRD时序图中所示的两个MRS命令之间所需的最小时间。 tMOD 是从MRS命令到非MRS命令所需的最短时间，不包括DES。
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Original: https://www.cnblogs.com/xyjk1002-rejuvenation/p/16607724.html
Author: miyan
Title: DDR4 SDRAM -时序参数小册子
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