文献翻译|基于4H-SIC的先进集成电路用n型LDMOS晶体管

基于4H-SIC的先进集成电路用n型LDMOS晶体管

摘要：

通过对具有不同的设计方式的具有减小的表面电场的横向4H-SIC-N型-横向扩散金属氧化物半导体(LDMOS)晶体管进行测量和模拟，得到了得出了不同的设计情况下集成电路中的电气行为。在p型参杂的外延层中制作一个额外n型区域从而形成漂移区，这促进了减小表面电场并因此增强了击穿能力。已有功率MOSFET的设计规则可与现有的20伏特4H-SIC的CMOS工艺技术兼容。额外植入的减小表面电场区域在深度大约为390纳米处为3.5×1012cm2。根据设计变化，测量到击穿电压在372至981伏范围内时，导通电阻从1000下降至54兆欧姆·cm2。最佳测量品质因数(FOM,V2BD/RON)值为12.3MW/cm2。此外，提出的n-LDMOS晶体管的电气行为与TCAD模拟模型进行了比较。据此，导出了有关沟道长度、漂移区和场板的设计准则，这将为进一步的研究提供依据。此外，根据模拟，1μm深的RESURF区域和6×1012cm-2的较高的RESURF注入剂量甚至会导致FOM值高于43 MW/cm2。
品质因数FOM：表示一个储能器件，谐振电路中所储存的能力同每个周期损耗的能量之比的指标。（越大越好）

关键词：4H-碳化硅(SiC)、集成电路(ICs)、横向场效应晶体管、减小的表面电场(RESURF)

一，引入

基于不同的p-和n-掺杂区域之间的电荷补偿效应的横向器件，如减小的表面电场(RESURF)结构，在硅中得到很好的验证。RESURF结构的实现能够使得在保证较高的击穿电压的同时获得较低的传导损耗。对于RESURF结构，在进行适当的器件设计时由于几乎恒定不变的电场可以在器件表面提供一个横向击穿（低于标准的电场强度）。因此，击穿将会以一个很大的值发生在垂直于p-n结的位置。横向功率MOSFETs器件设计理念主要利用基于CMOS技术的集成电路。

由于器件电阻较高，高电压CMOS技术的适用性被限制在120伏(600伏用于补偿p/n结)。碳化硅(SiC，特别是4H-SiC多晶硅栅)中，RESURF结构器件还没有很好地应用，尽管这些功率器件有新的可能性。在这里，宽带隙能够获得更高的理论电场强度，这使得更高的击穿电压成为可能。此外，由于可靠性因素，在强电场情况下减小SIC器件表面电场强度甚至比减小SI器件表面电场强度更加重要。然而，由于技术限制特别是在掺杂过程中的缺陷主要限制了电荷补偿器件的实施。在本文中，研究了运用RESURF原理的n型-横向-扩散-金属-氧化物半导体晶体管（LDMOS）的电气行为，包括测量和模拟之间的比较。该设计仅使用一个额外的掩模就能实现20V 4H-SiC CMOS技术(与其他地方介绍的10V 4H-SiC CMOS技术相比) 。这个CMOS的制作基于一个n型衬底上的p型外延层。对于集成电路，器件的电流路径必须与衬底绝缘。例如，Yun等人提出了一种基于n型外延和n型衬底的质量非常好的横向碳化硅金属氧化物半导体场效应晶体管，但是当电流通过高掺杂衬底区域时，它并不适合集成电路应用。

二，4H-碳化硅RESURF器件的原理

RESURF结构的一般原理可以追溯到Apples和Vaes公司引入的横向硅二极管结构。RESURF器件通过在现有的基础上形成了一层额外的掺杂层,从而减少器件表面的电场强度进而受益。这个额外的层导致相邻层形成电荷补偿，因此导致空间电荷区延伸进入了截止区。RESURF区域的掺杂浓度和深度必须被调整到相邻层的浓度。这种关系抑制了一个通过将电场的峰值转移到垂直p-n结注入来实现的横向器件发生雪崩击穿时的表面附近击穿。对于SIC，已经显示出临界电场在2至4MV/cm范围内最理想的RESURF浓度为6×1012cm-2。

三，实验

所提出的RERURF结构n-LDMOS晶体管的制造被集成到一种新的20V 4H-SIC CMOS技术中。1-微米三阱互补金属氧化物半导体工艺是弗劳恩霍夫集成系统和器件技术研究所(IISB)的特殊处理技术，用于硅以外的高压和高温应用，使用p掺杂外延区。用于高精度传感和放大的集成电路是一个新的成果。对于异常传感、集成放大、额外的UV p-i-n二极管、温度传感器、电阻和电容等都可以在集成电路中实施。这里介绍的LDMOS晶体管不是这些集成电路的一个完整部分，而是用包括高压扩展模块在内的相同处理方式为未来的应用而简化的。

n-LDMOS已经被展示在了图1中。在一个铝掺杂的缓冲层(5μm厚，剂量5×1017cm-3)上生长一个轻掺杂铝的外延层（9μm厚，剂量7×1014cm-3），防止垂直达到n型缓冲区（剂量1×1018cm-3，厚度1.2μm）和n型衬底。这种堆叠顺序是由互补金属氧化物半导体工艺的设计规则给出的。为了使用工业标准，使用了n型SiC衬底。选择两个附加的p型层是为了避免CMOS晶体管的p阱区的离子注入。这个概念防止了在互补金属氧化物半导体晶体管的沟道中的注入损伤。RESURF区域的剖面注入总剂量为3.5×1012 cm-3。我们使用的注入能量高达290千电子伏，导致最大注入深度约为390纳米。由于所用光刻胶掩模的阻挡能力，注入能量被限制在这个值。为了保持工艺流程的简单，这种注入过程是一个没有硬掩膜的过程，硬掩膜可以阻挡高强度的注入能量。器件的漂移区域从13 μm变化到80μm，沟道长度从1 μm变化到10μm，场板(FP)的横向重叠在n-RESURF区域的3 μm到20μm处。晶体管的p掺杂沟道区大掺杂浓度大约为1×1017cm-3。由于光刻调整，RESURF区域与p阱重叠2μm。触点是高度掺杂的p+和n+区域(~1019cm-3)，深度分别约为400和270 nm。使用碳覆盖层在氩气氛中在1700℃下将注入的区域退火30分钟。场氧化物的厚度为(402±5)纳米。该氧化物通过TEOS工艺沉积(干燥，在900℃退火30分钟)。栅极氧化物的厚度为(58±2)纳米。它在1300℃的干氧化条件下生长，在氮氧化物中进行后氧化退火。这种氧化物能够阻挡高达20V的电压。500纳米厚的多晶硅被用作栅电极。它是通过低压化学气相沉积(LPCVD)工艺在570℃下制造的，并掺杂有磷元素。在980℃进行合金化NiAl保证了n+和p+区的欧姆接触。100纳米钛、700纳米铝和20纳米钛的堆叠顺序在触点处形成金属化。

截止状态下的电气测量使用天然花生油作为设备表面顶部的外部钝化，以防止测量机械手之间的电压突变。在导通状态下，栅极接20V电压，源极和体接触点接地GND。对于击穿电压测量(击穿电压VBD)测量时，要保持最大漏源电压为1千伏，电流限制为100毫安(源极、栅极和体接触点接地)。击穿电压被定义为1mA的源电流。

四，模拟程序

使用仿真工具Sentaurus·TCAD完成器件仿真。在应用程序SDE中设计建模，在应用程序SDevice中进行数值计算。参数文件由SDevice中内置的碳化硅、二氧化硅和多晶硅的默认工具参数组成。高斯注入剖面被认为是均匀的注入剖面。

对于导通状态的研究，计算是对泊松方程的准稳态解进行旋转对称的。下面给出了两个仿真模型。在一次模拟中，标记为”SimMob,I,Dit,Comp”。在Uhnevionak和Haucket等人之后，考虑了二氧化硅/碳化硅界面处的氧化物陷阱。固定氧化物的量由等效栅极氧化物的金属氧化物半导体测试结构的C–V测量值确定。通过比较测量的和模拟的转移特性来确定施主和受主类缺陷的数量。使用了以下参数:能级相对于导带为50 meV、浓度为1×1012cm-3的施主类陷阱和能级遵循高斯分布、总密度为3.2×1015cm-2(eV)-1的受主类缺陷。TCAD模式正常用于界面属性的计算。

此外，在注入铝的p阱区考虑了基于缺陷的电荷补偿。在以前的工作中显示，高电荷补偿是由注入铝后产生深缺陷造成的。铝注入层中的自由空穴密度在40%和80%之间显著降低，这取决于铝浓度。带隙上半部分和带隙下半部分的缺陷降低了铝注入([铝]≈1017–1018cm3)N型外延层([氮]≈1015 cm3)中的自由空穴密度。因此，在仿真时必须对p阱中的电荷平衡进行修改。然而，还不清楚补偿因子是不是由氧化过程产生或引起的。由于不知道能量水平补偿效应，所以没有使用现有的效应模型，但是氮被插入到p阱区域。单孔减少了自由孔密度和补偿，这是一个很好的例子。对于现有的LDMOS晶体管，在同一个p阱区，假设补偿系数为60%，可以获得模拟和测量的晶体管特性的最匹配。

然而，模拟的进一步优化也可能导致更低的补偿因子和更高的类似施主的陷阱密度。SimMob,I,Dit,Comp的模拟只是作为一种可能的假设，所以铝注入层和氧化层的补偿因子并不广为人知。

在第二个模拟模型”SimMob.Ⅱ”中，假设根据测量并忽略氧化物或体中的任何陷阱，沟道区中的迁移率是恒定值。

在截止下，模拟了无面积因子的低密度金属氧化物半导体晶体管的晶胞。泊松方程计算的边界条件是一个模拟路径的电离积分值为1。数学计算将不会被定义为电离积分指数计算。在这里，结合了Hatakeyama推荐用于4H-SiC功率器件的雪崩模型。

为了增加本征载流子浓度，在稳态模拟期间器件温度被设置为800 K，以便于模拟期间的数值收敛。因此，模拟和测量的泄漏电流不具有可比性。此外，必须考虑到，由于器件温度升高，模拟击穿电压略微高估了约40 V。注意，这种对击穿电压的高估在大多数情况下不到10%，因此是合理的。此外，保持室温会导致模拟在某些情况下会发生断电情况断电，从而导致测量错误。这也是300K晶格温度模拟的工具故障载波产生的指示。

总的来说，氮注入区域的深层缺陷在模拟中没有考虑。这是一个公开的在n-或者p型外延层的电荷补偿效应，不会对自由电荷的相对密度产生重大影响。在p型外延层中突出的缺陷是HS1和HK4。Kawaharaet等人报告了p型外延层中进行铝或氮注入([氮，铝]≈7×1014 cm-3)，随后在1700℃退火后，注入浓度相关的低浓度HS1和HK4缺陷([Al]≈7×1015 cm-3) 。Laube等人公布了p型外延层([Al]1016cm-3)中注入氮浓度([N]1018cm-3)的约10%的补偿比。氧化后，缺陷HK0出现。然而，据作者所知，还不清楚这种缺陷如何影响载流子寿命、薄层电阻以及它是不是氮注入层的电子陷阱。由于氮注入p型外延层中缺陷的影响相对较低或部分未知，RESURF区的器件模拟尽可能理想地进行。

五，电流–体积老化特性

图2中给出了固态和非固态的电流-电压测量值。这里示例出了三个MOSFETs，其FPs、沟道和漂移长度分别为10、1–6和20μm。这些线代表模拟和测量的漏极电流曲线IDrain。对于模拟模型”SimMob,I,Dit,Comp”，考虑了近界面态和氧化物陷阱以及p阱区中基于缺陷的电荷补偿，导致沟道区最初的4纳米的沟道迁移率值为7至12 cm2/V·S。模拟结果与测量结果相差37%。这种差异可归因于以下几个现象:①注入氮层的RESURF剂量与模拟中预期的略有不同，②尚未优化的近界面陷阱和氧化物电荷模型，③六方和立方晶格位置上氮能级的分裂，这在模拟中没有考虑，④在漂移区栅极氧化物顶部的FOX中没有考虑氧化物电荷，⑤沟道积累的形成。

在模拟漂移区观察到一个积累沟道，它降低了基态电阻。堆积通道的形成可能是一个真实的现象，但是很难估计它在各种器件中的扩展。转移长度测量(TLM)在氮注入层独立的测试结构导致在模拟值范围内的电阻。由于这些测试结构在顶部有一个栅极氧化物和一个FOX，积累沟道的形成可能被认为是一个真实的现象。尽管如此，模型”SimMob,I,Dit,Comp”低估了测量值RON，这表明通道对器件总电阻的贡献很大。在第二模拟模型”SimMob.Ⅱ”中，假设沟道区中的恒定电子迁移率为12cm2/VS的情况下。导通电阻与测量值吻合良好。在该模拟中，漂移层中的累积沟道被大大减小。

图2（b）中描绘了截止状态。模拟非常精确地预测了截止状态下测量的雪崩值。值得注意的是，沟道长度为1和3μm的器件显示出随着阻断电压的增加，在纳安至微安范围内的测量漏电流的增加。在碰撞电离发生之前，通道较大的器件的漏电流在10-11和10-10A之间。对于短沟道来说，此处的短沟道会进一步通过RESURF区的2 μm重叠影响p阱，漏致势垒降低会影响漏电流。此外，硅氧烷/碳化硅界面的界面张力被认为是高漏电流的原因。例如，正氧化物电荷可以增加沟道区的电子密度。此外，还观察到，对于5V的栅极电压，所有沟道长度测得的漏电流均约为1011A。因此，低密度金属氧化物半导体晶体管通常与小沟道长度相结合。

这种行为通过测量传输特性得到证实，如图3(a)所示。固定的正氧化物电荷导致转移特性向低电压转移。电荷在栅极和源极之间产生电位差，从而提高总栅极电压。因此，特定量的正氧化电荷积累在测量值和模拟模型”SimMob,I,Dit,Comp”之间给出了很好的一致性。特别是模型的亚阈值区域。”SimMob,I,Dit,Comp”与测量值吻合。对于较高的栅极电压，沟道和漂移区的电阻会影响曲线的曲率。模型”SimMob.Ⅱ”对于较高的栅极电压非常匹配；图3(b)给出了不同温度下漂移长度为40μm的器件的测量阈值电压。多项式拟合没有用来拟合依赖于温度的状态电阻。目的是分别计算沟道和漂移区的电子迁移率。结果见第六节。

六，沟道迁移率和电阻

通道电阻似乎对总电阻有很大的影响。例如:用10μm的焦平面将漂移长度从40μm加倍到80μm，3μm的沟道分别得到结果为189兆欧姆·cm2和532兆欧姆·cm2。然而，漂移长度为40μm的沟道从3μm增加到10μm得到的结果分别为189兆欧姆·cm2和502兆欧姆·cm2。因此，沟道的微小变化将导致电阻率的强烈变化。所以，该沟道代表了RON的一个重要的组成部分。为了确定这一部分，进行了与温度相关的测量。图4显示了状态电阻与测量温度的函数关系。对于FP长度为10μm、漂移长度为40μm、通道长度为3μm的器件，等式(1)和(2)表示测量数据的拟合函数，其中Rchannel和Rdrift分别表示通道电阻和漂移电阻。

其中，Lchannel1/LRESURF代表沟道/RESURF长度，Wchannel/WRESURF代表沟道/RESURF宽度，εox是二氧化硅的相对介电常数，dox表示氧化层的厚度，Ldrift代表漂移层的长度，Vth是器件的阈值电压，ND/A是施主和受主的浓度，μchannel为沟道中的电子迁移率。阈值电压的温度特性通过单独的测量来考虑，如图3(b)所示。多项式拟合被用来推断阈值电压的数据和温度的安全函数，如图3(b)所示。在μ0 =1185 cm2/Vs，n=2，μchannel≈12 cm2/Vs时对应Rtotal，通过”SimMob,I,Dit,Comp”模型获得在测量数据范围内的沟道迁移率。因此，这个模型似乎能够很好的拟合沟道区。此外，请注意，在400–500K的温度范围内，沟道电阻对总电阻的贡献最大。对于更高的温度，漂移区似乎是总电阻的主要部分。

七，导通与截止状态

图5概述了不同器件的模拟和测量电气特性。它总结了漂移长度高达80μm的器件的RON是击穿电压VBD的函数。这些值是在每种情况下晶片上不同芯片位置的三到四次测量的平均值。下面是被测变量的一些特殊性质。

1)对于FP，沟道和漂移长度分别为10，10和80μm的情况，且最大击穿电压VBD为（981±17V）时，RON为（1098±6）兆欧姆·cm2。

2)对于较低的击穿电压VBD (823±42)V，对于3μm的FP和1 μm和20μm的小沟道和漂移长度，可以分别实现(55±0.3) 兆欧姆·cm2的电阻率。

3)值得注意的是，击穿电压不表现出依赖于漂移长度的线性行为。这种非线性可能是模拟器件时由表面区域的电场分布引起的，如图6所示。可以看出，平均电场强度并不总是成正比的。

4)此外，RON不随漂移长度线性增加。为清晰起见，将该器件系列与7μm的FP、3μm的通道长度和(20、40和80)μm的漂移长度进行比较，如图5所示。

这里，根据漂移长度，RON的测量结果为(87、192和534) 兆欧姆·cm2。表面附近效应，例如沟道区或钝化层的栅极氧化物处的氧化物/界面陷阱，可能是这种非线性的原因。

关于测量和模拟的比较，一般来说，模拟的VBD比测量的数据高，RON比测量的数据低。测量值与模拟值的差异导致平均偏差为11%，最差情况下最大偏差为41%。表面效应是在低于模拟预测的电压下发生雪崩击穿的一种可能的原因。图5中描绘的模拟RON数据属于模拟模型”SimMob,I,Dit,Comp”。通过该模型，可以重新调整沟道区的电特性，并调整测量和模拟的传输特性[参见第五节、第六节、图2和图3(a)]。对于通道长度小于1μm的器件，RON的模拟值与测量值相差58%。在通道长度大于3μm的情况下，RON的模拟值与测量值相差21%-43%。这些差异可能有几个来源(见第五节)。在漂移区栅极氧化物上方的FOX中，不考虑氧化物陷阱是最有可能的。在模拟中观察到漂移区中电阻降低的积累沟道的形成，在制造的器件中也是可能的。这种积累沟道的范围无法估计。此外，假设注入的氮原子不完全激活的模拟降低了基态电阻，尽管这对于Simonka等人公布的90%-100%激活是不符合的。氮注入区(漂移区)中基于缺陷的电荷补偿，其实际值为注入氮的10%–20%，不能单独解释RON的模拟值和测量值的差异。

因此，低辐射真实器件的解决方案包括氧化物缺陷的主动还原和近界面陷阱(氮处理或碳还原)。

八，设计指南和方向

尽管模拟和测量的RON绝对值有差异，但模拟和测量的RON和VBD，他们的设计变量遵循相同的趋势。这允许总结一些设计准则。可以注意到电特性对设计变化的下列依赖性:1)沟道和漂移区的尺寸越大，RON越大；2)更
大的漂移区增强了VBD；3)更长的FPs降低了VBD，而对RON没有任何影响。

最后，应考虑漂移长度超过20μm的单个器件完全由RESURF控制。否则，由于绝对电场的三角形分布，击穿发生在源极和漏极之间，如图6所示。在漂移长度较大的情况下，击穿额外发生在垂直方向。这里，RESURF剂量极大地降低了电场强度(见图6所示)。此外，由图6可见，在所有情况下，电场峰值出现在漏极控制击穿。改进这种装置的一个方法是主动减少磁场，例如，在漏极接触周围增加一个补偿层(第二个RESURF区域)。

请注意”进一步模拟使用模型”SimMob.Ⅱ”，其不是基于电荷俘获有关的物理现象，而是导致高的RON，并且在测量的和模拟的RON之间几乎没有差异，它可以提供深入了解的设计参数，以将VBD提高到1.2千伏，将RON降低到32兆欧姆·cm2。这里，RERURF区域的剂量被提高到最佳RERURF剂量为6×1012cm-2，且注入深度被扩展到1μm。这导致器件在截止状态下具有更高的鲁棒性，同时RON降低。我们制造的和模拟的装置的一致性证明了证明概念。我们的结果是最先进的，与文献中报道的更复杂的RESURF设计非常相似。根据所需的功能，对于80μm的大漂移区和10μm的沟道长度，可以获得VBD为981 V，对于1μm的小沟道长度和20μm的漂移长度，可以获得53 兆欧姆·cm2的RON。虽然我们的值超过了硅-RESURF限值，但对于4H-SiC n-LDMOS晶体管，FP为3μm、沟道长度为1μm、漂移长度为20μm的晶体管会产生12.3 MW/cm2的品质因数(FOM)，这是最先进的。Noborio等人显示具有两个RESURF区的器件为43 MW/cm2。然而，我们的器件制造更简单(只有一个额外的光刻步骤和注入)，它允许直接集成到20伏碳化硅互补金属氧化物半导体技术。

九，结论

提出了一种具有集成到先进的20V 4H-SIC CMOS工艺中的能力的可生产的RESURF n-LDMOS晶体管。通过仅使用一个额外的注入步骤，电荷补偿层被引入晶体管，这允许更高的击穿电压。不同设计的器件的电学特性与数值模拟结果高度一致，尤其是在截止态方面。在导通状态时，模拟表明，电阻主要由模拟中未优化的参数决定，例如氧化物陷阱。导致电阻升高的主要部分似乎是沟道区和低电子迁移率。然而，所预制器件的电学和数值特征可以预测，对于FP为3μm、沟道为1μm、漂移长度为20μm的器件，更高的RESURF剂量约为6×1012cm2将导致43 MW/cm2的FOM值。漂移长度减少到13μm时，FOM的值甚至可以达到52 MW/cm2。

Original: https://www.cnblogs.com/Yang-shihao/p/14480663.html
Author: shihao_Yang
Title: 文献翻译|基于4H-SIC的先进集成电路用n型LDMOS晶体管